`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    20:27:50 09/27/2012 
// Design Name: 
// Module Name:    csel 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module csel(
    input c_prev,
    input c0,
    input c1,
    output sel
    );
wire i1;

and #1 a1(i1, c_prev, c1);
or #1 o1(sel, c0, i1);
endmodule