`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    02:50:52 10/22/2012 
// Design Name: 
// Module Name:    Stage3 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module Stage3(
	alu_in,
	wsel_in,
	alu_out,
	wsel_out,
	clk,
	reset
    );
parameter BITS=32;
parameter RSELW=5;
input clk, reset;
input [BITS-1:0] alu_in;
input [RSELW-1:0] wsel_in;

output [BITS-1:0] alu_out;
output [RSELW-1:0] wsel_out;

nbit_reg #(BITS) rreg(
	.nD(alu_in),
	.nQ(alu_out),
	.Write(1'b1),
	.Clk(clk),
	.Reset(reset)
);

nbit_reg #(RSELW) wreg(
	.nD(wsel_in),
	.nQ(wsel_out),
	.Write(1'b1),
	.Clk(clk),
	.Reset(reset)
);
endmodule